Eu ainda não peguei a onda do SystemVerilog. Parei no VHDL.
O que eu já andei lendo, o SystemC já tem muitos adeptos, inclusive na Europa. Por outro lado o SystemVerilog parece ser um framework muito mais completo e adaptado a grandes equipes de trabalho.
Quando eu parar de escrever código VHDL (mesmo sendo desenvolvedor em C/C++ a muitos anos o que dá uma queda pelo SystemC), vou tentar entrar no SystemVerilog de cabeça. Por enquanto o VHDL continua sendo suficiente pra mim devido ao tamanho dos projetos que venho executando.
Olá Wagner e Alberto,
VHDL ou Verilog têm propósitos diferentes de SystemC ou SystemVerilog... As primeiras são para a descrição de hardware, as últimas usadas na modelagem de alto nível e/ou verificação de sistemas digitais.
Vale salientar que SystemC e SystemVerilog não são utilizadas para síntese em FPGA, como VHDL e Verilog.
Sobre a pergunta do tópico, creio que a resposta depende da familiaridade do projetista, pois a linguagem não rende sozinha. Se for pra modelagem de alto nível, eu mesmo prefiro usar matlab ou os recursos que algumas ferramentas trazem para essa finalidade. E para verificar, depende muito do projeto, pois as vezes é muito melhor usar as opções de verificação da ferramenta utilizada no design flow e combinações de shell script + C para automatizar o processo. Ou seja, vai de cada um ou de cada projeto em particular.
Abraço.
Por isso que é um framework adaptado a equipes de trabalho grandes.
Mas até onde sei pode ser usado também como HDL (Hardware Description Language) simOlá Wagner e Alberto,
VHDL ou Verilog têm propósitos diferentes de SystemC ou SystemVerilog... As primeiras são para a descrição de hardware, as últimas usadas na modelagem de alto nível e/ou verificação de sistemas digitais.
Vale salientar que SystemC e SystemVerilog não são utilizadas para síntese em FPGA, como VHDL e Verilog.
Sobre a pergunta do tópico, creio que a resposta depende da familiaridade do projetista, pois a linguagem não rende sozinha. Se for pra modelagem de alto nível, eu mesmo prefiro usar matlab ou os recursos que algumas ferramentas trazem para essa finalidade. E para verificar, depende muito do projeto, pois as vezes é muito melhor usar as opções de verificação da ferramenta utilizada no design flow e combinações de shell script + C para automatizar o processo. Ou seja, vai de cada um ou de cada projeto em particular.
Abraço.
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